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[求助] Design Compiler Xilinx IP

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发表于 2022-5-14 14:30:08 | 显示全部楼层 |阅读模式

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请问有人尝试用Synopsys的Design Compiler编译过Xilinx IP吗?
我建立了一个使用加法器ip的项目,读取ip本体c_addsub_0.vhd时报错无法读取该文件,且警告无法解析语句LIBRARY c_addsub_v12_0_13;
USE c_addsub_v12_0_13.c_addsub_v12_0_13;。请问这种情况如何破?
如果Xilinx IP本身果真无法被Design Compiler所解析,那么使用Xilinx IP的项目可以正常出面积和延时报告吗?需要添加什么文件呢?
发表于 2022-5-19 09:32:11 | 显示全部楼层
thanks
发表于 2022-5-19 15:04:39 | 显示全部楼层
直接用vivado综合呗
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