关于使用posedge clk 与 negedge clk的几个问题

ty_xiumud

1，为什么一般使用

1. always [url=home.php?mod=space&uid=1769321]@[/url] (posedge clk or negedge rst_n)
   

复制代码

而不是

1. always @ (negedge clk or negedge rst_n)
   

复制代码

2，不使用always @ (negedge clk or negedge rst_n or posedge clk)的原因是不可综合，没有对应的触发器，但是为什么不建议在同一个模块里同时使用always @ (negedge clk or negedge rst_n)与always @ (posedge clk or negedge rst_n)。可以详细的说说吗？感谢

Love24

1、首先，最直观的影响是约束更紧了，低速时还行，频率较高时，增加了时序收敛难度；
2、其次，对于时钟质量的要求也提高了，比如对于占空比的要求比较严苛，而且本身时钟爬升与下降坡度也是有区别的，对应了上升沿与下降沿切换时间的差异，诸如此类的因素都会导致DC综合时，约束更加复杂；

gushenglin

对时钟要求高了，写sdc更麻烦了

Velsuked

要是混用的话，简单理解为时钟周期减半了，你可以画时序图去理解理解
举个例子，假设clk period为8ns
即clk的上升沿时间为0,8,16,24ns......     下降沿时间为4,12,20,28ns.......
当posedeg clk的DFF与negedge clk的DFF有关联时，假设由posedge clk的DFF launch，由下一级negedge clk的DFF capture的话，这里面的时间就是4ns而不是8ns

ty_xiumud

Velsuked 发表于 2022-5-11 11:12
要是混用的话，简单理解为时钟周期减半了，你可以画时序图去理解理解
举个例子，假设clk period为8ns
即clk ...

是，这点我明白，你要是混一起，就是频率加倍。
假设我是100M，这时候只使用上升沿，但是要是混用就是200M。但是也还好呀......
你DC相关的什么的检查只要我满足就可以了呀

Velsuked

ty_xiumud 发表于 2022-5-11 11:29
是，这点我明白，你要是混一起，就是频率加倍。
假设我是100M，这时候只使用上升沿，但是要是混用就是200 ...

既然你知道了，也是可以用的，同一个模块里面用posedge clk和negedge clk是没问题的，DC通过了就可以

ty_xiumud

Velsuked 发表于 2022-5-12 10:02
既然你知道了，也是可以用的，同一个模块里面用posedge clk和negedge clk是没问题的，DC通过了就可以
...

但是很多综合工程师建议是尽量不使用，想知道具体的原因