对一个1bit的信号，实现对这个信号高电平中心点的检测，verilog实现

sxg1647606637 · 发表于 2022-5-7 08:34:35

对一个1bit的信号，实现对这个信号高电平中心点的检测，verilog实现，这个1bit的信号不一定是一个占空比50%的方波，用verilog实现。有大佬之前做过类似的吗？

coolbear2021 · 发表于 2022-5-7 08:53:41

用快时钟实现计数器，信号上升沿时保存计数值t1，信号下降沿时保存计数值t2，(t2-t1)/2就是高电平中心点的位置了。

sxg1647606637 · 发表于 2022-5-7 09:02:38

这个方法不能同步输出吧，我想要实现的是一旦采样到高电平的中心点，会有一个flag立刻拉高一拍

coolbear2021 · 发表于 2022-5-7 09:09:39

sxg1647606637 发表于 2022-5-7 09:02
这个方法不能同步输出吧，我想要实现的是一旦采样到高电平的中心点，会有一个flag立刻拉高一拍
...

和原始信号同步输出是不可能的，信号变高后，没有变低之前，无法预知长度，因此没法知道中心点在哪，也就没有办法在中心点输出flag的。
延时输出倒是有可能，就类似示波器的原理，缓存一段时间内的信号，然后在需要的时候输出，在缓存的时候可以计算出中心点，在延时输出时，就可以同步给出flag了。

sxg1647606637 · 发表于 2022-5-7 09:22:19

好的，谢谢

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