在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2300|回复: 2

[求助] VCS后仿真问题

[复制链接]
发表于 2022-5-6 16:18:30 | 显示全部楼层 |阅读模式
5资产
请问大家,在用VCS进行数字电路后仿真时,VCS跑出的log里面会有一些$setuphold(posedge CP:3510, negedge D:2892, limits1970,-513))这样的信息,这个是什么原因?会影响电路的时序吗?以及这个信息含义是什么?感谢回复

最佳答案

查看完整内容

1. It checks for setup hlod timing violations. In case of timing violation you get these messages. $setuphold ( reference_event, data_event, setup_limit, hold_limit, [notifier] ); In ur ​​case you are having seup time violation Clock posedge occuring @CP:3510 timeunit Data negedge @D:2892 timeunit, setuptime =1970 holdtime=-513 3510-2892= 618 < expected setuptime 1970 hence setup violation warn ...
发表于 2022-5-6 16:18:31 | 显示全部楼层
1. It checks for setup hlod timing violations. In case of timing violation you get these messages.
$setuphold ( reference_event, data_event, setup_limit, hold_limit, [notifier] );
In ur ​​case you are having seup time violation
Clock posedge occuring @CP:3510 timeunit Data negedge @D:2892 timeunit, setuptime =1970 holdtime=-513
3510-2892= 618 < expected setuptime 1970 hence setup violation warning!

 楼主| 发表于 2022-5-7 10:52:44 | 显示全部楼层
非常感谢,清楚了
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 19:11 , Processed in 0.016737 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表