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[求助] VCS后仿真问题

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发表于 2022-5-6 16:18:30 | 显示全部楼层 |阅读模式
5资产
请问大家,在用VCS进行数字电路后仿真时,VCS跑出的log里面会有一些$setuphold(posedge CP:3510, negedge D:2892, limits1970,-513))这样的信息,这个是什么原因?会影响电路的时序吗?以及这个信息含义是什么?感谢回复

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1. It checks for setup hlod timing violations. In case of timing violation you get these messages. $setuphold ( reference_event, data_event, setup_limit, hold_limit, [notifier] ); In ur ​​case you are having seup time violation Clock posedge occuring @CP:3510 timeunit Data negedge @D:2892 timeunit, setuptime =1970 holdtime=-513 3510-2892= 618 < expected setuptime 1970 hence setup violation warn ...
发表于 2022-5-6 16:18:31 | 显示全部楼层
1. It checks for setup hlod timing violations. In case of timing violation you get these messages.
$setuphold ( reference_event, data_event, setup_limit, hold_limit, [notifier] );
In ur ​​case you are having seup time violation
Clock posedge occuring @CP:3510 timeunit Data negedge @D:2892 timeunit, setuptime =1970 holdtime=-513
3510-2892= 618 < expected setuptime 1970 hence setup violation warning!

 楼主| 发表于 2022-5-7 10:52:44 | 显示全部楼层
非常感谢,清楚了
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