跨时钟域数据传递？

american007 · 发表于 2022-5-2 15:13:28

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本帖最后由 american007 于 2022-5-2 15:14 编辑

请教大家，如果寄存器的输入每个时钟被输入相同的值，通过异步时钟读取寄存器的输出端，获取的数值是否稳定？

RayZyl · 发表于 2022-5-2 20:06:03

本帖最后由 RayZyl 于 2022-5-7 21:49 编辑

thanks

gerry1512 · 发表于 2022-5-2 20:49:00

直接在下级的时钟采就可以，不用管异步

kk2009 · 发表于 2022-5-4 04:53:47

本帖最后由 kk2009 于 2022-5-4 04:57 编辑

这个地方还是要小心的，如果后面马上用clock锁了之后再用是非常安全的。
以前碰到过一个挂在bus的寄存器是做enable寄存器用的，但是后面的fanout比较多，当时的想法就是在打开后不会动了，早一个cycle或者晚一个cycle 对功能不影响，就没有同步一下，直接就用了。在实际应用中，由于bus的clock频率跟这个模块的pinl不一样，而这个寄存器在另一个clock domain直接用了，结果就出现问题，这个寄存器设置成1后，所有功能都正常，但是断电后，再来一次，可能就不正常。。。。。原因就是这个enable信号，在另一个clock domain，在同一个clock cycle下，有的寄存器采成1，有的采成0，导致整个功能不正常。

greenapl1985 · 发表于 2022-5-6 23:16:01

kk2009 发表于 2022-5-4 04:53
这个地方还是要小心的，如果后面马上用clock锁了之后再用是非常安全的。
以前碰到过一个挂在bus的寄存器是 ...

奇怪了，如果一直为1，那即使一开始亚稳态，后面也会采成1呀。用的是xilinx的片子吗

american007 · 发表于 2022-5-20 04:36:51

kk2009 发表于 2022-5-4 04:53
这个地方还是要小心的，如果后面马上用clock锁了之后再用是非常安全的。
以前碰到过一个挂在bus的寄存器是 ...

请教一下，导致enable后面没有被正确采集到的原因时什么？fanout太多，负载太重？

janlesion · 发表于 2022-5-20 09:41:43

4楼说的是信号在跨时钟后输出到几个模块，由于亚稳态，到各个模块的稳定时间不一样，有可能会导致异常（与设计的电路相关），如果跨时钟后在各个模块各自去做同步，也会有相同的问题发生，所以同步电路只做一次，然后再输出到各个模块去。

american007 · 发表于 2022-5-24 04:56:42

[原创] 跨时钟域数据传递？

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