cadence中的verilog,无法仿真

lrlll · 发表于 2022-4-24 23:03:41

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VMware Workstation10.0下安装的Red Hat Linux系统中运行的cadence

我用verilog写了几个元件，但是仿真的时候一直不出图，有大佬知道怎么办嘛

（我很菜）

amodaman · 发表于 2022-4-25 06:18:10

这个最好还是分别学习一下数字电路和模拟电路在Cadence系统中的仿真流程再说。问题提得有点远了。

dongming · 发表于 2022-4-25 07:51:20

一个错一个错解决吧，你看信息里面V6的正端浮空了啊

jiaoda · 发表于 2022-4-25 09:52:44

如果是verilog，你用modelsim先验证，那个windows版本就好用，看你报V6，感觉是veriloga吧，那你按照模拟方法仿真就行了，感觉是语法不对

lrlll · 发表于 2022-4-25 11:35:50

jiaoda 发表于 2022-4-25 09:52
如果是verilog，你用modelsim先验证，那个windows版本就好用，看你报V6，感觉是veriloga吧，那你按照模拟方 ...

谢谢！

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