我做了一个折叠共源共栅运放，但是改变晶体管长L并不能增大运放增益

major948 · 发表于 2022-4-16 01:52:19

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这是我做的一个设计，我尝试将晶体管的L变大，但是运放增益并没有变大，一直都是40dB左右

major948 · 发表于 2022-4-16 01:53:24

设计要求是要达到70dB左右，我尝试将晶体管L从1um调整到10um，但是增益都没有太大变化。。

wrss20080407 · 发表于 2022-4-16 09:17:22

major948 发表于 2022-4-16 01:53
设计要求是要达到70dB左右，我尝试将晶体管L从1um调整到10um，但是增益都没有太大变化。。 ...

有太多的因素都会导致楼主所提到的问题，所以楼主方便的话，可以把原理图及其各个管子的参数清清楚楚地贴出来，方便坛友们查错。
有一个普遍的经验：遇到楼主这样的问题，应该首先看电路的静态工作点是否正确。

spartan313 · 发表于 2022-4-16 11:16:15

5V管子哪怕你用五管上个60db都没有问题要是再加cascode, 80dB 都很轻松；感觉你的DC点没调对，先把电流，gm,vdsat这些打出来看看

大话天神 · 发表于 2022-4-16 15:58:10

2楼说的有理，查一下静态工作点，一般管子vds要比vdsat大至少50mV

major948 · 发表于 2022-4-17 16:49:18

已经解决了，是负反馈的电阻接的太小了，把电阻调成1G欧姆就到60dB了，但是不知道为什么会有影响

ly1043522707 · 发表于 2022-4-18 10:17:46

major948 发表于 2022-4-17 16:49
已经解决了，是负反馈的电阻接的太小了，把电阻调成1G欧姆就到60dB了，但是不知道为什么会有影响 ...

想想cascode结构是怎么提高增益的，就知道为什么负载电阻不能小了

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