请教一个或非门的问题

理科生 · 发表于 2022-4-15 17:19:04

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1.如图，或非门的输入AB同时变化时（A由0到1，B由1到0），会导致输出短暂连接到VDD，所以仿真波形上会有一个较高毛刺，通过修改MOS管尺寸似乎不能解决问题，如果减小AB（Vpulse提供）的上升下降时间，则可以减小毛刺。请问各位前辈，有没有什么方法可以解决这个问题呢？
2.第二个问题是或非门这种基本门电路的MOS管的尺寸选择是怎么样考虑的呢，我选择的是较小尺寸（w=1u，l=180n）
感谢！

lodestar6666 · 发表于 2022-4-15 18:36:42

这个毛刺是正常的，这么小尺寸的门电路，速度应该很快，施加的信号上升下降时间应该可以短些。
不想看到毛刺，就不要让两个输入信号上升和下降重叠。

理科生 · 发表于 2022-4-15 19:48:11

lodestar6666 发表于 2022-4-15 18:36
这个毛刺是正常的，这么小尺寸的门电路，速度应该很快，施加的信号上升下降时间应该可以短些。
不想看到毛 ...

那对于一个门电路，这个尺寸是过小了吗，需要调大一点吗？谢谢

lodestar6666 · 发表于 2022-4-15 22:45:22

理科生发表于 2022-4-15 19:48
那对于一个门电路，这个尺寸是过小了吗，需要调大一点吗？谢谢

尺寸跟驱动能力要求有关，你看看数字集成电路的书吧

Bayamx · 发表于 2022-4-16 09:11:54

不想看到毛刺，在前级输入加一个延迟单元，让两个信号不会同时翻转就行，同意二楼说法。

uniquemh · 发表于 2022-4-17 16:59:30

180n的工艺，几ns周期都可以用，输入信号的翻转可以再快一些（而且你输入信号翻转的fall rise time好像不一样？）
数字电路的传输门逻辑门一般不会只有一个尺寸，L取最小，W可以按2的指数倍增加，多设计几个，例如500n 1u，2u 4u

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