使用vcs对xilinx 进行后防出现width period 时序违例

IC新手 · 发表于 2022-4-13 17:37:02

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本帖最后由 IC新手于 2022-4-13 17:53 编辑

vcs.log    ....../FDCE.V Timing violation in test_top.u_sim.u_chip.u_core.u_spi0.x_rxfifo.\ragw_ar[0]  $width (posedge c &&& CE :3.0ns :3.0ns ,limit 0.3 ns
1：感觉sdf 有问题 WIDTH（posedge C ） (275.0:275.0:275.0)  出现两次没有WIDTH（negedge C）(275.0:275.0:275.0)
2： 3.0ns  与 0.3ns 从哪里来
3：FGCE.V中存在CE 信号而sdf 不存在
4：这种情况怎么解决呢
上面四个问题请教一下各位大神
微信图片_20220413173157.jpg

kdwwolf · 发表于 2022-4-13 19:01:33

SDF是怎么产生的？与netlist一致吗？还有就是vcs有一些对sdf的指令，可以研究一下。

IC新手 · 发表于 2022-4-18 11:32:09

研究了一下啊，没什么参数可以修改的

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