verilog与VHDL混合仿真的问题

becky9411 · 发表于 2022-4-11 10:15:51

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本帖最后由 becky9411 于 2022-4-12 11:44 编辑

公司搞了个IP，IP公司给了个VHDL的testbench顶层，我们没人会写VHDL所以就按着对方给的user guide随便跑了一下，然后准备换成verilog的顶层
因为不太会VHDL了，所以就查查资料
看些网上的资料，先vhdlan单独将vhdl文件编译：

然后再编译成库：

这一步后报了个错，说没有encoder这个东西，会不会和这个东西是加密的(.vhd.e)有关系呢

filelist如下：

恳请各位指点！

A1985 · 发表于 2022-4-11 14:06:49

vhdl编译对顺序很总要

becky9411 · 发表于 2022-4-11 14:09:19

A1985 发表于 2022-4-11 14:06
vhdl编译对顺序很总要

顺序改过，把encoder放到*access前面也还是会提示这个error，所以感觉应该不是顺序问题？

becky9411 · 发表于 2022-4-12 11:43:47

个人猜测，vhdlcom不能仿真加密文件……
就略过吧

[解决] verilog与VHDL混合仿真的问题

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