verilog风格之always块写法的battle

秋刀鱼91

对一个简单的mux+DFF的电路，对应verilog有下面两种写法，大家觉得哪种风格更好呢？
首先我说下我个人的看法，我觉得风格I很清晰，时序逻辑和组合逻辑完全独立，对应电路结构一目了然，但是综合工具对这种写法不会自动插ICG cell。风格II的写法在综合过程可以自动插ICG，但是代码结构稍微混乱，后期debug也不是很方便。
大家觉得呢？

《风格I》
assign pll_en_d     = sw_en ? pll_en_dvfs : pll_en_default;
assign pll_en_dvfs  = pll_en_wen ? pll_en_value : pll_en;
always @(posedge clk or negedge rst_n) begin
    if(~rst_n) begin
        pll_en <= 1'b1;
    end else begin
        pll_en <= pll_en_d;
    end
end


《风格II》
always @(posedge clk or negedge rst_n) begin
    if(~rst_n) begin
        pll_en <= 1'b1;
    end else if(sw_en) begin
        if(pll_en_wen)
            pll_en <= pll_en_value;
        else
            pll_en <= pll_en;
    end else begin
        pll_en <= pll_en_default;
    end
end

春野雪

都不怎么样

秋刀鱼91

春野雪 发表于 2022-4-8 18:07
都不怎么样

大佬给个建议

黑桃ACE

我的写法

ipex

黑桃ACE 发表于 2022-4-8 21:18
我的写法

axi
自己写  搞得定吗？

黑桃ACE

ipex 发表于 2022-4-14 10:07
axi
自己写  搞得定吗？

又不是多复杂的逻辑，为什么搞不定

majx1996

黑桃ACE 发表于 2022-4-8 21:18
我的写法

这种就是楼主说的第二种写法，但是由于补全了非必要的else，所以后端工具有可能不自动插入门控(我没用过后端工具，也是看到的说法)。

majx1996

我并不觉得第一种风格比第二种风格有优势。
且不说风格二对后端工具可能比较友好，工具能自动插入门控，就单纯的代码风格而言风格一可读性太差了。如果你就是模块的设计者，你写起来可能没什么问题，排版什么的也非常舒服，但是后面接手这个模块的就倒霉了。
也许风格一在后端流程里面对一些连线和寄存器的命名比较规范，方便debug？楼主说的是这意思吗？

chenjn

不太同意楼上的说法，明显风格1这种把组合逻辑和时序逻辑分开的写法更能体现设计思想和电路层次，一眼就能知道设计长啥样。
但是风格1的例子也太倔强了吧哈哈哈，为啥不把两个结合在一起，在风格1 always块加入en的逻辑，但是en和D端逻辑的生成在Always外部。这样顺便可以把这个寄存器模块单独拿出来，加入一些assertion也方便，用到的时候例化就行了，代码更清爽。