在sequence如何直接利用路径访问DUT的信号

barbossa

如题，在sequence中，如果直接利用路路径来访问DUT信号。如:  force top.dut.mode=0；  会报如下错误：
illegal location for a hierarchical name (in a package).

请教一下，这是因为环境中文件利用packages包起来影响的？如何解决呢？

（当然，也可以用uvm_hdl来访问DUT的信号，但是这不在这个讨论范围内）。

ppeezz

这是因为环境中文件利用packages包起来影响的？--------> 是的
解决方法：可以通过将所有的testcase和sequence 在tb里面直接include的方式吃case，而不是将testcase和sequence放在一个package里面，然后tb里面import的方式。

飞翔的马甲

不明白你为什么会有这样的需求，要在sequence里面访问dut里面的信号

买履人

可以考虑driver返回response的时候带上DUT的状态

年轻的韭菜

interface传或者uvm_hdl

eaglezhang01

飞翔的马甲 发表于 2022-4-7 19:30
不明白你为什么会有这样的需求，要在sequence里面访问dut里面的信号

赞同你的不明白，force放在seq里，想想环境得有多脏

saipolo

eaglezhang01 发表于 2022-4-7 22:53
赞同你的不明白，force放在seq里，想想环境得有多脏

也不能这么说，synopsys iip testsuite中的seq就有很多force了hdl的代码。不管你用force还是uvm_hdl_force，在编译器底层看来本质上都一样，一个是直接找到对象，一个是根据字符串创建对象，然后对对象强制赋值。

barbossa

ppeezz 发表于 2022-4-7 17:52
这是因为环境中文件利用packages包起来影响的？--------> 是的
解决方法：可以通过将所有的testcase和seque ...

感谢，确实是package影响，去掉package之后就解决了。

另外：

1. 不用agent来赋值是因为这类型信号就一两个而已，就用一个agent太麻烦，简单点搞一下；
2. 不用uvm_hdl_force是因为testcases想要在sequence中利用 @(posedge `DUT.clk)；来构造一些时序， uvm_hdl_force/read做不到。

感谢大家，问题已解决。

eaglezhang01

saipolo 发表于 2022-4-8 09:34
也不能这么说，synopsys iip testsuite中的seq就有很多force了hdl的代码。不管你用force还是uvm_hdl_forc ...

嗯，不排除你说的这种情况，没用过不好评论，不过别人的IP用的不爽也得忍着，之前我们公司就是买了别人的IP，那个环境和rtl简直不能再吐槽了，难懂难维护，force的东西确实应该少用慎用，何况是在seq里，自己的环境还好，环境大了就麻烦了

barbossa

eaglezhang01 发表于 2022-4-8 14:36
嗯，不排除你说的这种情况，没用过不好评论，不过别人的IP用的不爽也得忍着，之前我们公司就是买了别人的 ...

如果是公用，或者大环境下，或者需要向上集成的环境 当然最好不要这么做。如果只是自己的小UT环境，schedule紧，怎么方便怎么来，只要最终保证验证完全就可以，自己熟悉习惯就好。