d触发器复位的一些问题

dlcnight

d触发器的复位有异步复位、同步复位和异步复位同步释放的方式。在特权同学《深入浅出玩转FPGA》这本书里，提到异步复位的主要问题是：复位信号的上升沿若太靠近CLK的上升沿，会导致clk和复位信号的建立保持时间不满足要求，输出可能出现亚稳态。这里有几个疑问：1、带复位结构的D触发器的电路结构是怎样的？
2、为什么复位信号的下降沿一般没问题？
3、为什么复位信号的上升沿靠近CLK边沿会导致clk和复位信号的建立保持时间不满足？能否从D触发器的电路结构分析下这个现象产生的原因？

weave

学的不深，来这里讨论哈

weave

1.D触发器一般由与非门构成，在与非门输入端与门中增加复位输入，与门低电平具有决定性。异步复位
2.下降沿一般是同步复位，具有一票否决权，所以没问题。
3.时序逻辑时钟沿来前后数据需要准备好，而且要在时钟沿结束后保持一段时间。原因：触发器输入传递到输出需要时间，输出在返回与非门输入并与输出建立锁存关系需要时间。所以说复位信号要比时钟信号早点来。