请教：为什么负载电压变化的时候LDO输出电压会突变？

可乐Instinct

由于运放的虚短路，Vout应该是Vref*(R1+R2)/R2，无论电源电压VDD，负载R3或者电容C1怎么变化，根据公式，Vout都不会受到影响啊，为什么Vout在电源电压或者负载变化时候会突变？

lnq1993

因为regulation loop的gain变了，只有在gain足够大和EA没有systematic mismatch，vout才是Vref*(R1+R2)/R2

大话天神

理想运放增益无穷大带宽无穷大，实际的做不到

苏AE86

反馈环路得存在抑制了输出变压的变化，但是有限的环路增益不能做到完全抑制

uniquemh

实际运放和理想运放的差距还是蛮大的

可乐Instinct

lnq1993 发表于 2022-3-25 05:09
因为regulation loop的gain变了，只有在gain足够大和EA没有systematic mismatch，vout才是Vref*(R1+R2)/R2 ...

我可以这样理解吗？负载变化或者电源电压变化使得调整管的电流变小，由于调整管gm受控于电流，使得调整管增益变小，接着环路增益减小，这个时候导致运放的虚短不理想，引起Vout变化。

lnq1993

可乐Instinct 发表于 2022-3-25 16:32
我可以这样理解吗？负载变化或者电源电压变化使得调整管的电流变小，由于调整管gm受控于电流，使得调整管 ...

一般pass transistor增益不大，主要是EA, 比如pass transistor VGS太大，把EA NMOS side VDS push太小会kill gain

可乐Instinct

lnq1993 发表于 2022-3-25 21:21
一般pass transistor增益不大，主要是EA, 比如pass transistor VGS太大，把EA NMOS side VDS push太小会k ...

追问请教一下，如果负载或者电源条件改变是由于EA的增益降低从而使得运放不理想 ；分析下面两种情况，在负载电流变大时，pass transistor电流变大，使得VSG变大，VG变小，这时会使得运放的NMOS的VDS降低从而使EA增益下降，和您说的一致。第二种情况，如果负载电流变小时，pass transistor电流变小，使得VSG变小，VG变大，这时会使得运放的NMOS的VDS提高从而使EA增益上升，环路增益反而更大了，虚短路变得更加理想，那Vout就不会变化了，这种情况该怎么解释呢？

lnq1993

可乐Instinct 发表于 2022-3-25 23:06
追问请教一下，如果负载或者电源条件改变是由于EA的增益降低从而使得运放不理想 ；分析下面两种情况，在 ...

一般LDO的load regulation不都是IL大到一定程度才会有VOUT变化么