聊一下AXI reg slice

mysoul

AXI的reg slice一共有三种，前向，后向和全向，直连的这里不说
1.前向
在valid和payload（payload可以时AW通道上的awaddr，awlen等信号）通路上插入寄存器，ready通路上不插入。slave端相当于直接和插入的DFF交互数据，master端直接的数据也是写入到DFF中。相当于打断了master和slave之间的路径

2.后向
在ready上插入DFF，valid和payload信号上插入了DFF和mux逻辑，最终的输出是mux选择的结果，这点没有设计过，也不太明白，谁可以讲讲？

3.全向
实际上就是两个buffer，做乒乓操作，master和slave都是与内部的buffer交换数据，valid和ready通路都加上了DFF

ht_lch

最近也在看这个问题，也不是很懂

mysoul

ht_lch 发表于 2022-3-19 00:21
最近也在看这个问题，也不是很懂

前向和后向我基本明白了，目前在考虑全向的问题， 内部的乒乓逻辑怎么控制

watertree

这是要自己开发bus matrix  

mysoul

watertree 发表于 2022-3-21 11:31
这是要自己开发bus matrix

算不上吧，自己开发busmatrix比AXI reg slice要麻烦多了。reg slice只是用在同步握手接口上的一个小部件而已

hua200511

楼主可以看看这个，一步步设计slice
https://zipcpu.com/blog/2019/05/22/skidbuffer.html

mysoul

hua200511 发表于 2022-8-1 15:02
楼主可以看看这个，一步步设计slice
https://zipcpu.com/blog/2019/05/22/skidbuffer.html

感谢老哥，文章写得非常好