急急急,如何用电路或者VerilogA搭建一个LDO model?

F548362 · 发表于 2022-3-16 20:41:21

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最近在做serdes,想评估一下如果使用片内LDO 的话, output data的jitter有多大. 因为LDO的负载效应, 该模块在实际工作的过程中power是有ripple的
所以想建一个LDO model, 如何用verilogA写一个具有LDO 功能的model呢??没有思路,求各位大神指点....................
(因为是前期评估,不可能用实际的LDO代替,因为负载不知道实际有多大,所以想建一个model)
如有大神指点,不胜感激