急急急,如何用电路或者VerilogA搭建一个LDO model?

F548362 · 发表于 2022-3-16 20:41:21

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最近在做serdes,想评估一下如果使用片内LDO 的话, output data的jitter有多大. 因为LDO的负载效应, 该模块在实际工作的过程中power是有ripple的
所以想建一个LDO model, 如何用verilogA写一个具有LDO 功能的model呢??没有思路,求各位大神指点....................
(因为是前期评估,不可能用实际的LDO代替,因为负载不知道实际有多大,所以想建一个model)
如有大神指点,不胜感激

hiee · 发表于 2022-3-16 21:16:11

同问

wtyytw · 发表于 2022-3-17 09:43:14

感觉Verilog-AMS, SystemC-AMS国内用的都好少...

F548362 · 发表于 2022-3-17 11:00:35

不一定非要用VerilogA,,用理想控制源怎么搭建呢??主要就是想建一个随时可复用的model

0-cool · 发表于 2022-9-27 17:19:51

楼主最后做成verilog-A的LDO模型了吗？
我这边也有同样的需求，也想求一个LDO的verilog-A模型，来做数模混合仿真。

多谢！

zhj429 · 发表于 2023-6-21 16:24:20

楼主最后做成verilog-A的LDO模型了吗？
我这边也有同样的需求，也想求一个LDO的verilog-A模型，来做数模混合仿真。

多谢！

Augustin90 · 发表于 2023-6-23 16:25:23

可以让chatgpt帮你写一个

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