PT分析时出现的奇怪现象

ningyuan198

设计中，一个输入IO的PAD处定义了一个port A，IO的输出为C

A的input transition设置为0.5，在PT中report timing时发现，在A处的transition为0.5，但是在PAD处，transition确变成了1

理论上A就在PAD处，二者的transition不应该是相等的吗？

进一步用report_delay_calculation来看从IO的PAD到C的具体计算，发现，在PAD处，slew derate为1，而C处的slew derate为0.5；
在IO的lib中，slew_derate_from_lib为0.5；
因此，推断PAD处的slew derate变成了1应该是transition在PAD处从理论值0.5变为1的原因

但不清楚为何PAD处的slew rate会被错误设置为1，会是PT的某个设置问题吗？

另外，input transition的设置，其对应的lower_threshold和upper_threshold应该是跟lib中定义(如30%~70%）的一致的吧