H.264视频编码器/解码器IP核（FPGA/ASIC通用）

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功能介绍

H264_Pro视频编解码器（encoder&decoder）由硬件描述语言verilog实现，此设计经过FPGA EDA工具编译后可集成于可编程逻辑器件(FPGA)平台；也可以使用Synopsys Design Compiler综合后作为ASIC芯片的IP核使用。该视频编码器输出码流完全符合H.264视频编码标准；解码器能解码H264_Pro自己编码的码流。

该设计针对硬件面积，编码帧率，综合频率做了设计结构上的优化。

该设计对FPGA实现做了特别的时序优化，在Xilinx Zynq7020上可以综合到142MHZ，单核就能够实现1080P@30fps的FPGA应用场景，双核可以实现1080P@60fps的应用场景。

IP 特色

• 编解码帧率高：1080P30理论编解码最低时钟频率是120MHZ
• 硬件面积小：编码器，解码器集成在一起，共享硬件逻辑，在zynq7020上，只占60%的逻辑资源
• 低延时：编码器硬件延时在2ms以内
• Intra刷新：针对无线传输等峰值带宽较小的应用场景，既能容错，又没有带宽高峰
• 码率控制：一帧内部QP动态调整，码率更平滑
  

应用场景

• 无人机航拍，无线图传
• 行车记录仪
• 网络摄像机(IP Camera)
• ……
  

功能介绍见附件。