好文分享--关于vcs仿真加速的一篇paper

walker · 发表于 2022-3-2 16:03:50

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SPEED UP VERILOG SIMULATION BY 10-100X WITHOUT SPENDING A PENNY

讲了几点：
1、rad技术
2、强制两态
3、wrap优化
4、+vcs+learn+pli
5、vera或使用32bit版本仿真器
6、去除无关选项
vcs的多核技术做的真是烂，那个fgp效果完全达不到预期。
其它的优化可从设计及环境入手，尽量减少无关组件及module带来的仿真损耗，partition compile，断点及初始化加载等。

student321 · 发表于 2022-3-2 21:45:40

kanakn

qkdang · 发表于 2022-3-29 12:41:49

看一下

子幽墨雨 · 发表于 2022-4-1 00:47:20

FGP(放狗屁)功能从2017年提出，2018版就已经有了，尝鲜以后的结果是聊胜于无，除了榨干你服务器的cpu core以外，没有任何卵用；尤其是后仿真的时候，以真实仿真时间对比为准，几乎没有变化；

lans0625 · 发表于 2022-4-1 01:06:03

thanks

Alex丶Pro · 发表于 2022-4-12 21:37:34

非常感谢w!!!

juneshang · 发表于 2022-7-5 22:15:20

非常不错，感谢分享

ckswudi · 发表于 2023-2-27 14:41:35

kanakn

IC大白菜 · 发表于 2023-2-28 15:22:51

感谢分享

lwjsdu · 发表于 2024-5-22 10:48:08

thx for sharing

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