利用systemc描述设计，使用catapult进行综合的整个流程

mamba2410

想请教一下大家systemc描述设计用catapult综合开发的流程是什么？我在使用catapult做开发，但是发现systemc比较抽象层次的代码都综合不了，还是需要细化到rtl级，但是这样不是还是要用systemc描述rtl级，等于把Verilog代码翻译了一遍，感觉并没有用Verilog写有好处。希望能得到大家的解答。

saipolo

你说对了，现在各大EDA厂商宣称其工具可以进行TLM层次的高层次综合，但实际上并非如此，很多地方要进行细化，细化到什么程度？细化到verilog换个马甲而已，仍旧要精确到cycle级别来建模。所以虽然EDA厂商宣传那么好，但实际上有多少公司用？最多就是快速原型出来而已，现阶段可能就是这么个情况。