verilog底层信号引出问题

TUJzzz

顶层r8t1_top,子模块align，信号squ_add_en。最近新看到一种方法可以在不修改端口的情况下，直接引出子模块的信号（在顶层tb文件中使用）：在顶层tb中添加语句，直接引出需要的子模块信号‘r8t1_top.align.squ_add_en’。但是在模块中用的时候时候会报错“verilog 2000 keyword endmodule used in incorrect context”‘syntax error near end module’查了很多论坛，没有找到解决方法，请教一下大家

Love24

TUJzzz 发表于 2022-2-23 17:47
尝试修改，发现报错还是跟原来一样

你代码里直接写这么一行没有意义啊，比如你要把这个信号连给另一个模块，那么可以通过这种方式把信号直接引出，避免一层层穿出，然后连给另一个模块的A端口，即
u  u_inst
(
.A(xx.xx.en)
);

Love24

引用时align模块要用实例化的名字

TUJzzz

Love24 发表于 2022-2-23 17:37
引用时align模块要用实例化的名字

谢谢大佬，用的名称关联例化，模块名和例化名都是align，这样会导致语句无法识别正确的例化模块吗？我去修改一下程序，试试

TUJzzz

Love24 发表于 2022-2-23 17:37
引用时align模块要用实例化的名字

尝试修改，发现报错还是跟原来一样

TUJzzz

Love24 发表于 2022-2-23 17:53
你代码里直接写这么一行没有意义啊，比如你要把这个信号连给另一个模块，那么可以通过这种方式把信号直接 ...

是的，这个方法可行，但是我不需要这个信号发往其他设计模块，他的作用仅仅是为了跟matlab联合仿真比对结果，只在顶层测试文件中需要。可以参照这个百度问题

TUJzzz

破案了，挨了老总一顿臭骂，需要现在顶层文件中先定义好变量比如，wire squ_add_en；，然后在顶层TB里按格式，将子模块的数据赋给assign squ_add_en=r8t1_top.align.squ_add_en;

TUJzzz

Love24 发表于 2022-2-23 17:53
你代码里直接写这么一行没有意义啊，比如你要把这个信号连给另一个模块，那么可以通过这种方式把信号直接 ...

感谢大佬，后知后觉明白了你的意思，问题已经解决