Verilog信号合并问题请教

yungchan

各位先进大家好，小弟是Verilog新手，有一个不懂的问题请教大家。

假设有一个一般的clock，然后有信号ABC，

写Verilog代码让信号A在clock的单数周期为High，信号B在偶数周期为High，

也就是信号A、B看起来就像同频率但相位差180度的信号。

信号C= 信号A| 信号B，modelsim呈现的结果是信号C全部为High，没有任何间隔。

我的问题是：

1.都为High是必然的结果吗？实际情况会有时有low出现吗？

因为理论上来说，信号A与B长度都是刚好一个周期，

宽度或相位稍有变动在信号C就会出现缝隙。

2.请问如何从硬件的角度解释合并后都为High的现象？

3.写Verilog产生信号D= 信号A延迟一个周期，跑modelsim发现合并后也是没有缝隙，

请问实际上也是这样吗？扩展信号长度一般是这样做吗？

谢谢

Love24

仿真时，任何时刻，AB中总是一个1，一个0，相或肯定一直是1。实际电路中如果AB到达或门的时间有差别，则会出现竞争现象，会有毛刺产生；展宽信号常用的办法就是打几拍然后相或。你所说的出现缝隙，应该指的是由于AB信号错开一点，或运算后出现了毛刺，这是冒险电路，设计时需要遵照代码规范尽量避免毛刺产生，比如尽量用时序逻辑。

hm2hou

可以搜下信号的“冒险与竞争”

yungchan

谢谢2楼与3楼前辈的指导