咨询一下如何降低折叠式运放的mismatch？

jcxwzy

在折叠式运放的搭建中，如何选择NMOS或PMOS的尺寸，可以降低MC仿真的sigma？180nm工艺；

目前搭建的运放1sigma在4.5mV左右，感觉太大了；目标要到1mV的样子；

这个NMOS与PMOS需要选择相同的尺寸不？或者有其他更好的办法不？

acocacol

增大gm、增大输入管，电流镜size，使用低压管

jcxwzy

   

acocacol 发表于 2022-2-20 16:15
增大gm、增大输入管，电流镜size，使用低压管

你好，这个有量的关系不？
比如增加多少gm，或者管子宽长比，能带来多少的mismatch优化；

之前有试过增加尺寸来提升mismatch，但是感觉代价太高；

acocacol

1mV的offset需要多大的管子你应该可以通过工艺提供的Av算出来的吧，估计是个很大的数字
有条件的话用bjt

jcxwzy

   

acocacol 发表于 2022-2-20 20:35
1mV的offset需要多大的管子你应该可以通过工艺提供的Av算出来的吧，估计是个很大的数字
有条件的话用bjt ...

你好，工艺提供的Av是如何计算的？

出来打篮球

面积和mismatch是trade-off的，不管你是加大size还是用补偿电路还是bjt

jcxwzy

   

出来打篮球 发表于 2022-2-21 16:21
面积和mismatch是trade-off的，不管你是加大size还是用补偿电路还是bjt

是的，就是如果PMOS和NMOS的尺寸选一样会不会对mismatch有好的贡献？

acging

   

jcxwzy 发表于 2022-2-21 13:56
你好，工艺提供的Av是如何计算的？

但凡你有这点时间打字发问题，不如自己翻翻书，就知道Avt对是一个定值，不同工艺之间有变化。

jcxwzy

   

acging 发表于 2022-2-22 09:49
但凡你有这点时间打字发问题，不如自己翻翻书，就知道Avt对是一个定值，不同工艺之间有变化。
...

刚才查了一下，是Avt，不是Av；

我来查下工艺库的document，多谢；

hzq710789790

增大输入对管的尺寸；增大输入对管对负载电流镜管gm的比例；降低输入对管的Vdsat；将输入对管的bulk和source接在一起。
by the way，楼主知道怎么仿真斩波运放了吗？包括Gain、noise、THD、stability等等。