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发表于 2007-12-29 16:25:01
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00Multiple low swing voltage values for CPL, CVSL and domino logic families.pdf
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01A low-power reduced swing single clock flip-flop.pdf
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01Mixed-swing methodology for domino logic circuits.pdf
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01Multi-level low swing voltage values for low power design applications.pdf
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02Low-power clock distribution using multiple voltages and reduced swings.pdf
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92Sub-1-V swing bus architecture for future low-power ULSIs.pdf
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93Sub-1-V swing internal bus architecture for future low-power ULSIs.pdf
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94Automatic Voltage-swing Reduction (avr) Scheme For Ultra Low Power Drams.pdf
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