锁相环晶振后加预分频出于什么考虑？

海绵

Q1：想请教一下各位前辈，PLL在晶振之后挂一个预分频，一般出于哪些原因考虑（所有可能的原因）？

Q2：现有一个参考电路，晶振fref 25MHz，输出300MHz，电路用了 除6 的预分频，然后分频器是72分频（固定频率，不调频）
想不明白为什么不直接用12分频比的DIV， 25MHz*12=300MHz  这不是正好吗？
烦请各位前辈分析一下可能的原因，感激不尽！！！

海绵

顶一下

江上飘来

mark，帮顶

1319737297

我能想到的好处有两个：
   1、25M除6后，调频步长变的更小，如果应用需要调节输出频率，那现在的一个步长为4.1667M
   2、我认为这点可能更重要，一般在设计传统CPPLL时，环路带宽要设为输入时钟的1/20以下，预分频后环路带宽可以设的更低，有利于优化pll噪声性能
   请其他朋友补充一下啊

jiaoda

   

1319737297 发表于 2022-2-15 15:39
我能想到的好处有两个：
   1、25M除6后，调频步长变的更小，如果应用需要调节输出频率，那现在的一个步长 ...

我觉得第二理由不正确，不预分频，也可以把环路带宽做到一样吗，没有区别呀。当然在输出频率一样与滤波电容一样情况下，有预分频确实环路带宽会低1/M

海绵

   

1319737297 发表于 2022-2-15 15:39
我能想到的好处有两个：
   1、25M除6后，调频步长变的更小，如果应用需要调节输出频率，那现在的一个步长 ...

第二个观点我觉得有些漏洞： PLL相噪性能并非完全由带宽定吧？也并不是说窄带相噪就好，得和实际各个模块的噪声性能相匹配才可以实现较好的相噪。

1319737297

   

jiaoda 发表于 2022-2-15 15:50
我觉得第二理由不正确，不预分频，也可以把环路带宽做到一样吗，没有区别呀。当然在输出频率一样与滤波电 ...

假设带宽为输出频率1/20，不预分，带宽为1.25M，预分，208.33K。当然只是打个比方，有些应用可能需要更低的带宽，如果设计不预分，也能满足spec，也可以不要预分

海绵

   

jiaoda 发表于 2022-2-15 15:50
我觉得第二理由不正确，不预分频，也可以把环路带宽做到一样吗，没有区别呀。当然在输出频率一样与滤波电 ...

你好，感谢你的回复
我个人认为，如果环路带宽不变的情况下，加预分频势必需要增大分频比

如果说预分频将晶振的相噪降低了20logN，但是分频器又使得带内的传递函数增大了20logN，一前一后感觉没什么区别

不知道我这样分析是否合理？感谢！

1319737297

   

海绵 发表于 2022-2-15 15:59
第二个观点我觉得有些漏洞： PLL相噪性能并非完全由带宽定吧？也并不是说窄带相噪就好，得和实际各个模块 ...

没毛病，所以我说的可能，一般，楼主也没写下这个PLL要做到什么水平，rms jitter为多少，高频噪声贡献多，还是低频噪声贡献多，锁定时间有没有要求等