高频时钟同步的时钟与数据

ningyuan198

verilog设计了一个子模块A，其用高频时钟clk分频产生了一个时钟clkdiv，并且用高频时钟产生了一组数据dat，数据dat的跳变沿和clkdiv的上升沿是相对应的；在另一个子模块B中，clkdiv和dat作为输入信号，使用clkdiv的上升沿来采样dat，得到采样后的数据，期望得到的采样后的数据如下图中的dsyn2，而在VCS中仿真得到的实际采样后的数据为dsyn。



个人的分析如下，因为clkdiv和dat均是由clk的上升沿产生，那么clkdiv的上升沿和dat的跳变沿在VCS仿真时，delay就是0，那么vcs采样时，采样到的数据就是dat跳变沿之后的。
实际电路中，如果两个子模块分开做DC，那么可以在子模块B中，将dat约束为clkdiv产生的数据，但在需要用VCS直接仿真包含子模块A和B的顶层时，该如何操作，才能在子模块B中得到期望的采样到的数据dsyn2呢？
目前，我人为给dat加了delay，这样VCS仿真能得到想要的结果，但是DC之后，得到的网表进行前仿，得到的采样后的数据却依然是dsyn；
针对这种情况，有没有什么好的办法？

A120

简单，先用clkdiv下降沿打一拍，再用clkdiv上升沿打一拍

Y__Y

dat  多打一拍？

2ki

clk_div和dat属于一个region，在不带时序的仿真中同一个沿打出先后顺序是不保证的。后仿就正常了。

ningyuan198

A120 发表于 2022-1-14 08:37
简单，先用clkdiv下降沿打一拍，再用clkdiv上升沿打一拍

目前就是这么做的，就是觉得有点浪费资源

ningyuan198

2ki 发表于 2022-1-14 09:42
clk_div和dat属于一个region，在不带时序的仿真中同一个沿打出先后顺序是不保证的。后仿就正常了。 ...

主要是怕DC和布线的时候，也当作VCS仿真那样来处理

innovation

ningyuan198 发表于 2022-1-14 19:11
主要是怕DC和布线的时候，也当作VCS仿真那样来处理

感觉楼主和https://bbs.eetop.cn/thread-920146-1-3.html这个朋友问的问题本质是一样的。

还是违背基本的同步数字电路设计原则。

这不就是典型的源同步采样嘛。咋个就可以不在设计原理上保证采样触发器的时钟沿和数据错开呢？只要是触发器，设计者就义务在原理上确保不违背它的建立/保持时间要求。
如果是源端（A模块）控制，按你这个描述，最简单不就是在clkdiv下降沿输出dat吗？
如果是目的端（B模块）控制，要嘛你用clkdiv下降沿采样，要嘛你延迟clkdiv，要嘛你延迟dat，总之得将dat的变化边沿与采样时钟有效沿错开。

至于你说的

目前，我人为给dat加了delay，这样VCS仿真能得到想要的结果，但是DC之后，得到的网表进行前仿，得到的采样后的数据却依然是dsyn

实话说，VCS和DC是干啥的我都不知道，但猜都猜得出来，你所谓人为给dat加delay，应该是RTL仿真的testbenc中添加的非可综合延迟，估计DC是一个综合工具，你添加的延迟代码根本就不是可综合的延迟，所以就这样咯。。。

huatiantian

very good

smarthb

lz如果把二分频的时钟作为数据打拍的使能信号，这样数据无论怎么处理，都是在一个时钟域下，可以减少跨时钟域分析时序的过程，应该也能实现lz的数据延时功能。