lvs source和drain端标反

jevonhjw · 发表于 2022-1-7 15:47:19

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SMIC 工艺，在做lvs 的时候发现source和drain端标反了，这个要怎么解决？ lvs的时候不会有什么问题，但是在提寄生后仿的时候就会出现问题了，求解~

封心锁爱 · 发表于 2022-1-7 15:49:28

这不是标反的问题，这是error：有error就要解决再仔细看看layout吧

jevonhjw · 发表于 2022-1-7 17:59:06

本帖最后由 jevonhjw 于 2022-1-8 13:52 编辑

封心锁爱发表于 2022-1-7 15:49
这不是标反的问题，这是error：有error就要解决再仔细看看layout吧

上面的图片是我在改lvs的error的时候看到源漏反标了，请忽略还有lvs的error，主要是想说源端和漏端反过来了的问题。
下面这张是我提取出来的寄生参数，寄生参数中源端和漏端也确实反过来了，这个问题不会影响lvs，但是电路在做后仿的时候就会出现问题，导致性能仿真出来不对。

isaachdy · 发表于 2022-1-7 21:22:46

有其他的错看看gate什么的好好看看源漏反了根本不会有错的

jevonhjw · 发表于 2022-1-8 13:45:32

isaachdy 发表于 2022-1-7 21:22
有其他的错看看gate什么的好好看看源漏反了根本不会有错的

上面那张图片是我做lvs没有通过的时候看到的源漏反了，请忽略lvs还有error的问题。
下面张图片是我提取出来的寄生参数，打开看了之后确实有看到源漏反了，正常网表的顺序应该是D G S B，S端和B端应该是同一个电位，可是在我提出来的网表里面D端和B端是同一个电位了？？？

通信小小生 · 发表于 2022-1-10 13:48:12

jevonhjw 发表于 2022-1-8 13:45
上面那张图片是我做lvs没有通过的时候看到的源漏反了，请忽略lvs还有error的问题。
下面张图片是 ...

严格按照XL来接是不会接反的，还有，MOS管的S/D是可以随便接的没有区别，不存在S/D接反的问题

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