icg在pre_sim的网表仿真中出现x的原因？

赵旭东

jake 发表于 2022-1-17 10:34
这个像是工具报了timing violation。
在Verilog里往下看，Timing那一段，看有没有什么地方把int_res_iq置 ...

你好，它附近的代码是这样子的，如下面的几个图。

chengtwa

mark一下

赵旭东

jake 发表于 2022-2-10 10:37
初始的时候应该没有timing violation。应该是primitive latch的Verilog model有漏洞，造成了初始时G2内部 ...

您分析的挺对的，第一列无0，所以在primitive中没有这个entry，所以输出了x，但是在T=20（100fs）时v=0，clk=1，d=0；变化成了v=0，clk=1，d=1；这组对应数值在T=20前和后都在primitive latch的表中是不存在的，那为什么在T=20前不是输出x，而在T=20后输出是x呢？我可以理解为primitive只有当输入发生变化时才根据对应table表给出输出吗，如果不变化输出就一直为初始状态0吗？但这么理解的话又不满足组合primitive的功能呀？请指教。

jake

赵旭东 发表于 2022-2-12 01:18
您分析的挺对的，第一列无0，所以在primitive中没有这个entry，所以输出了x，但是在T=20（100fs）时v=0， ...

可以跟G1对比一下。G1 primitive latch输入没变化， 输出保持为0。

赵旭东

jake 发表于 2022-2-13 00:19
可以跟G1对比一下。G1 primitive latch输入没变化， 输出保持为0。

嗯嗯，确实G1输入没有变化，所以输出没有x；尽管G1输入的v，clk，d在table中也没有对应选项，理论上应该出x，但是出了非x。就这点有些疑惑。
G2有变化输出为x。v，clk，d变化后在table中也没有对应选项，出了x，可以解释。