Vivado下编写testbench不能识别相对路径

踟蹰的天 · 发表于 2021-12-13 15:57:34

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本帖最后由踟蹰的天于 2021-12-13 19:18 编辑

我在Vivado下用Verilog编写了testbench，如果这个testbench里使用绝对路径是可以运行的，但是使用相对路径就不能运行了，请问这该如何解决？

这个相对路径是针对谁的相对路径？是testbench吗？

踟蹰的天 · 发表于 2021-12-13 18:53:09

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smarthb · 发表于 2021-12-14 13:41:00

没有遇到过lz说的问题，我用vivado启动modelsim仿真的时候，都正常；vivado生成的modelsim的仿真tcl里面，也用到了相对路径，单独打开modelsim运行，也正常。

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