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[求助] LDO零负载工作问题

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发表于 2021-12-11 19:12:52 | 显示全部楼层 |阅读模式
50资产
VDD=1V  零负载情况下,V2差不多也1V,导致了我EA输出端V1电压也到了1V,整个电路就死掉了。
请问一下各位有什么好的建议嘛?

我还试过将中间的两个buffer换成一个非反相的增益级,如图二所示

这样确实能满足在零负载的时候工作。但是问题是会引入两个比较大的极点大概在1M和7M,这样会导致我的频率补偿非常难做…

因为我要实现psr  100K以内60dB 1M处40dB

或者大家有什么比较好的论文可以推荐一下吗?

电路图

电路图

非反相增益级

非反相增益级
发表于 2021-12-11 20:28:13 | 显示全部楼层
我觉得你可以把运放输出连接的MOS换成耗尽型试试,自己想想为什么?
 楼主| 发表于 2021-12-11 21:20:44 | 显示全部楼层


xiaomage2h 发表于 2021-12-11 20:28
我觉得你可以把运放输出连接的MOS换成耗尽型试试,自己想想为什么?


是一个牛逼的想法啊!不过这样子工艺上能做吗?全部管子都是增强型的,就一个管子耗尽型。
而且还有个问题啊,这样确实解决了零负载时候的问题,
但是满载情况下,V2大概在0.55V左右,我用的是65工艺,vth大概在300mv,这样子,到V1的电压其实也很危险了。


 楼主| 发表于 2021-12-11 21:23:17 | 显示全部楼层


xiaomage2h 发表于 2021-12-11 20:28
我觉得你可以把运放输出连接的MOS换成耗尽型试试,自己想想为什么?


这样能解决零负载的问题
但是满载时候,V2大概0.55V,我用的是65工艺,vth在300mV,这样到如果用了耗尽管,V1处电压就不够了,会把下面的两个管子压死的…
发表于 2021-12-12 16:13:35 | 显示全部楼层
功率管做的很强,零负载时Vgs-Vth很小,这很正常呀,V2不就应该很大吗?
你的V1达到1V,是因为buffer没有正常工作,环路死掉了,所以EA输出为高;
buffer没有正常工作是因为V2太高了,你可以把buffer的第二级PMOS改成native的管子。
发表于 2021-12-12 16:51:23 | 显示全部楼层


谷谷谷夏 发表于 2021-12-11 21:20
是一个牛逼的想法啊!不过这样子工艺上能做吗?全部管子都是增强型的,就一个管子耗尽型。
而且还有个问 ...


能不能做你应该看PDK而不是在网上提问。
发表于 2021-12-13 10:41:31 | 显示全部楼层
VREF + => V1 + =>V2 + => Vo - => VFB - . This is a positive feedback  circuit. Is this loop connected correctly?
发表于 2021-12-13 15:19:11 | 显示全部楼层
听起来把第一级nmos压降减小,第二级pmos压降增加就解决了
发表于 2021-12-14 09:22:10 | 显示全部楼层
fb和vref,应该是接反了。“空载”时的负载太小,不好处理的,希望能有高手指导一下,学习一下。
 楼主| 发表于 2021-12-18 11:01:41 | 显示全部楼层
回来说一下解决方案,pmos的gate接在类似这里提到的图二,然后因为我的功率管最大也就需要驱动20mA而已,因此功率管的尺寸直接减半,同时反馈网络电阻设置小一点,我需要输出是0.9V,因此反馈网络电阻180K,保证了在外接电阻为零的情况下,依然有5u电流流过功率管不至于彻底关掉。
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