关于DTC辅助TDC进行相位预测的ADPLL的问题

cqnlorz · 发表于 2021-11-30 22:47:24

请问各位大神，这种用DTC对FREF延迟进行小数相位误差计算的ADPLL原理我不太明白，论文说每个CKR周期对FREF延迟[size=13.2835px]（1-PHR_F）就可以把CKV和FREF的边沿对齐，但这是锁定情况下，当没有锁定的时候CKV和FREF的边沿不是乱的吗，对FREF延迟[size=13.2835px]（1-PHR_F）之后不还是乱的吗？

dhcchp · 发表于 2021-12-1 08:22:10

未锁定之前是乱的。最开始阶段通过counter的反馈(PHV)和PHR_I让频率锁定，这时PHE_I在零附近。之后TDC的输出开始有效调节环路。

cqnlorz · 发表于 2021-12-1 10:14:20

所以这种结构没法用在I型ADPLL吗？

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