Xilinx FPGA的CCLK时钟频率

innovation · 发表于 2021-11-30 19:11:21

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本帖最后由 innovation 于 2021-11-30 19:24 编辑

（本文摘自公司内部培训资料）

Xilinx FPGA上电后，需要从一个非易失性存储器中加载用于配置FPGA逻辑行为的二进制码流，即用户逻辑代码加载。这个非易失性存储器通常是位于FPGA片外的一个NOR FLASH芯片（Spartan-3AN系列FPGA芯片内置FLASH）。

Xilinx为其FPGA设计的配置电路提供丰富的模式供用户灵活选择自己的设计，具体请参考Xilinx各系FPGA的配置手册。其中Master SPI和Mater BPI两种模式应用最为广泛，Xilinx FPGA的配置接口电路是一个同步的串行（或并行）数据总线接口，Xilinx将此接口同步时钟命名为CCLK（Configuration Clock），在Master SPI和Mater BPI配置模式时，由FPGA内部振荡电路驱动CCLK。

1.1 为什么Xilinx的开发软件不能选择数据手册标称的最大CCLK频率？

实际使用中发现，Xilinx的开发软件在生成用于FPGA配置的二进制位流文件时，不能选择目标FPGA器件数据手册中标称的最大CCLK时钟频率。

本文以Artix-7系列FPGA为例分析，Artix-7系列FPGA数据手册中标称的（主模式时）最大CCLK时钟频率FMCCK为100MHz，如下图（摘自Xilinx Artix-7数据手册 DS181 V1.26）：

在Xilinx开发软件ISE 14.7中，将目标FPGA器件设为Artix-7（如：XC7A100T-2FGG484），可以看到，支持的最大CCLK时钟频率选项为66MHz，如下图：

首先，这不是一个错误（bug？），我们应当注意到，在选择FPGA主配置模式时，其输出的CCLK来自芯片内部的RC振荡电路，受限于工艺，此振荡器的频率精度很难令人满意，Xilinx在各系FPGA的数据手册中均明确标明了其输出的CCLK时钟的频率公差FMCCKTOL，查Aritx-7 FPGA的数据手册，可以看到此参数最大值为±50%。

结合FMCCKTOL参数考虑，假如软件允许设定100MHz的CCLK时钟，那么，实际运行时，这个CCLK时钟的频率可能高达100×(1+0.5)MHz=150MHz，远远超过配置电路允许的工作频率，令得配置电路不能可靠工作。

所以，Xilinx的开发软件允许选择的CCLK时钟最高频率是按照目标FPGA器件的F_MCCK/(1+F_MCCKTOL )来设计的，从而确保实际运行的CCLK时钟频率不会超过配置电路允许的范围，故Artix-7系列FPGA在主配置模式时，软件能够设定的最大CCLK时钟频率为66MHz。