请教有关PLL

caowy

请教一个有关PLL的问题：
  小弟 正在做一个通信产品，其中要求输入一个8KHz的参考时钟，通过锁相环，产生一个19.44mHz的时钟，
由于我们产品上用了FPGA,所以鉴相器就用FPGA来实现，具体的方法是先将VCO的输出19.44M分频成8k, 然后用这个8K同输入的8K做异或，
环路滤波器我用了无源RC滤波器，具体参数我试了很多，但是都不能锁定，
VCO是19.44M的，可调范围为正负100PPM，电压调节范围为0-3.3V
目前的问题是：8KHz输入参考时钟与输出时钟总是不能锁定，总是慢慢抖动，时间长了会发生漂移
由于以前没调试过锁相环，所以不知道问题究竟出在哪，请各位帮忙，先谢了！

phase2000

you can decrease pll loop bandwith

swicap

我觉得是pfd的问题，

kckc99

环路稳定做的不好, 建议学习PLL相应知识, 弄清楚之后再做. 一两句话也说不清楚.

rfjungle

maybe you can set the loop bandwidth to 0.1*fr. btw, you can measure the cp gain and vco gain in open loop for debug

jeffsky520

1, LOOP filter导致loop不稳定
2，PD/PFD本身问题，比如dead zone

zhengwei_jimmy

小弟也正在学习pll fs。根据理解随便说说，错误希望各位指正！
首先：做异或仅仅实现了pd鉴相，这样在输入参考或分频数变化剧烈时，很容易失锁。特别 是在窄带pll中现象特别明显。最常用的解决办法是通过加入鉴频辅助电路，组成通常所说的鉴频鉴相器。
其次。锁定频率产生飘逸，我想可能是由于 鉴频鉴相器的死区过大的原因，使得锁定不精确。小的jitter应该是由于相位噪声引起的，可减小loop filter的带宽。（死区应该是主要原因）

lalajie

原帖由 caowy 于 2007-12-26 15:51 发表

                               
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请教一个有关PLL的问题：
  小弟 正在做一个通信产品，其中要求输入一个8KHz的参考时钟，通过锁相环，产生一个19.44mHz的时钟，
由于我们产品上用了FPGA,所以鉴相器就用FPGA来实现，具体的方法是先将VCO的输出19. ...

你的pump 試數位做的嗎 ?
基本上 pfd 就如同paper依樣 , FPGA 有VCO ,DIVIDER ,剩下來只差在 kvco ,bw的決定
所以 你要知道你的kvco , pump current ,bw 設成fref/10
應該都會鎖定

liuxl1986

分析得很有道理，小弟也在学习PLL，希望大牛能指点一二，比如这PFD的晶体管级仿真怎么做，分频计怎么实现。

fzylijun886

以后做这个方向，看来还有很长的路要走