cadence NC verilog仿真出现问题

lyyyy · 发表于 2021-11-24 13:21:25

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我在cadence verilog仿真的时候，生成网表的时候，一直出现无法generate netlist or renetlisted情况，那位大佬能帮帮我网表一直failed

noves · 发表于 2021-11-24 13:52:07

看看CIW窗口的ERROR

wlmwxm · 发表于 2021-11-24 14:00:49

楼上正解，fail只是最终结果，先看看log，generate过程中报了哪些error，才好定位原因

lyyyy · 发表于 2021-11-24 14:34:09

[attachimg]816687[/attachimg

lyyyy · 发表于 2021-11-24 14:35:12

困扰我许久了，麻烦了

lyyyy · 发表于 2021-11-24 14:39:44

本帖最后由 lyyyy 于 2021-11-24 14:47 编辑

noves 发表于 2021-11-24 13:52
看看CIW窗口的ERROR

这是我的schematic和错误，麻烦您看一下

noves · 发表于 2021-12-6 11:20:53

lyyyy 发表于 2021-11-24 14:39
这是我的schematic和错误，麻烦您看一下

是不是少lib啊？

lyyyy · 发表于 2021-12-12 22:55:33

noves 发表于 2021-12-6 11:20
是不是少lib啊？

你好，请问一下是少关于什么的lib

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