在线咨询 开启辅助访问 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

EETOP 创芯网论坛 (原名:电子顶级开发网)

便捷登录,只需一步

找回密码

  登录   注册  

快捷导航
搜帖子
芯片精品文章合集(500篇!)    创芯人才网--重磅上线啦!
查看: 282|回复: 9

[求助] AXI总线的问题

[复制链接]
发表于 2021-11-23 14:59:54 | 显示全部楼层 |阅读模式
10资产
请问各位大佬在设计AXI总线的时候,可以利用什么设计思路或者什么电路结构来提升自己设计的总线的传输速率?希望有前辈可以指点一下.万分感谢

发表于 2021-11-23 15:51:26 | 显示全部楼层
《On-Chip-Bus》:DDR/Cache原理,APB/AHB/AXI,bus效率分析与提升。看看能不能提升对BUS的理解。(这个比较难,不一定能完全理解。建议先看一次AMBA的协议再看)
https://www.bilibili.com/video/BV1ph411S7Cf/
https://www.bilibili.com/video/BV1up4y1b7dV/
https://www.bilibili.com/video/BV1gy4y1s79P/
回复

使用道具 举报

发表于 2021-11-23 15:57:50 | 显示全部楼层
题目比较宽泛,总线设计首先是满足协议。
如果对throughput性能有要求,可以考虑用支持burst传输的总线,或者提高总线频率。
axi lite这样只支持single trans的协议,一般用于配置。实在要提高这类总线的性能,考虑arbiter/decoder这类单元,还有slave hready的响应上,考虑直接用组合逻辑,减小latency,来提升传输速率。
回复

使用道具 举报

发表于 2021-11-23 19:00:51 | 显示全部楼层
mark。。。。。。。。。。。买
回复

使用道具 举报

发表于 2021-11-23 22:18:59 | 显示全部楼层
是自己设计interconnection还是调整各种配置?
如果调整配置的话,应该主要就是burst、outstanding这些参数,然后就是路径延迟
如果是自己设计interconncetion,那可以提升的就多了
回复

使用道具 举报

发表于 2021-11-25 09:06:09 | 显示全部楼层


asic_service 发表于 2021-11-23 15:51
《On-Chip-Bus》:DDR/Cache原理,APB/AHB/AXI,bus效率分析与提升。看看能不能提升对BUS的理解。(这个比 ...


:handshake:handshake:handshake
回复

使用道具 举报

 楼主| 发表于 2021-11-25 13:33:39 | 显示全部楼层


asic_service 发表于 2021-11-23 15:51
《On-Chip-Bus》:DDR/Cache原理,APB/AHB/AXI,bus效率分析与提升。看看能不能提升对BUS的理解。(这个比 ...


好的谢谢您
回复

使用道具 举报

 楼主| 发表于 2021-11-25 13:37:15 | 显示全部楼层


aegeus 发表于 2021-11-23 15:57
题目比较宽泛,总线设计首先是满足协议。
如果对throughput性能有要求,可以考虑用支持burst传输的总线,或 ...


谢谢大佬的回复,然后还想问下您像那个ZYNQ的AXI_HP比AXI_GP的传输速率更高是利用什么来做到的呢?他们应该也是满足AXI协议,以及您说的这些burst的传输之类的,
回复

使用道具 举报

 楼主| 发表于 2021-11-25 13:41:38 | 显示全部楼层


chnzms 发表于 2021-11-23 22:18
是自己设计interconnection还是调整各种配置?
如果调整配置的话,应该主要就是burst、outstanding这些参数 ...


谢谢您的回复,您所说的自己设计interconncetion指得是在已有的SOC上的AXI总线上与想要挂载的模块之间的互联吗?还是说的自己完全在核上开发AXI总线然后挂载,然后也想问下您像那个ZYNQ的AXI_HP比AXI_GP的传输速率更高是利用什么来做到的呢?他们应该也是满足AXI协议,以及您说的这些burst的传输之类的,
回复

使用道具 举报

发表于 2021-11-25 19:20:03 | 显示全部楼层


kangliyu 发表于 2021-11-25 13:41
谢谢您的回复,您所说的自己设计interconncetion指得是在已有的SOC上的AXI总线上与想要挂载的模块之间的 ...


一般SoC的bus matrix都是直接用IP,有几个master,几个slave这样配置。最多自己会去设计一些slave interface,挂到总线系统上,例如需要把baseband,挂到总线系统,就需要做一个slave interface。AXI是ARM amba 3.0版本开始有的一个总线协议。Xilinx FPGA(eg. ZYNQ7000系列)的AXI_HP/AXI_GP,是Xilinx对自己FPGA内部总线取的名字,AXI_HP是high performance,AXI_GP是general purpose的意思。AXI_HP比AXI_GP性能好,原因是AXI_HP是带fifo缓存,支持busrt传输;而AXI_GP实际协议是axi lite,只支持single传输。AXI_HP适合做一些DMA,memory接口的应用;AXI_GP适合做一些GPIO,reg配置这样的低速应用。



回复

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

关闭

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网 ( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2021-12-5 06:21 , Processed in 0.059282 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表