verilog代码问题

小花321

各位大神，想请教一个问题：

在每个时钟CLK上升沿采样，使能信号EN初始为低，输出VREF为低；EN变为高，VREF变为不定态；四个周期后，如果EN还为高，则VREF变成1，如果EN变为低，VREF以后一直保持不定态。
这个逻辑的verilog怎么写？？
我写的过程中：使能信号EN初始为低，输出VREF为低；如果EN变为低，VREF以后一直保持不定态。这两句出现了矛盾，不知道怎样写才能解决。谢谢！！

smarthb

en为高以后，加个计数器，如果计数器的值大于3（从0开始计），再根据en的值决定vref的值

jinj198908

增加一个标志，在EN上升沿时置1，在这个标志为1时，不判断EN为低的情况

夏尔

加个counter

小花321

smarthb 发表于 2021-11-23 11:03
en为高以后，加个计数器，如果计数器的值大于3（从0开始计），再根据en的值决定vref的值 ...

谢谢你的意见，请问我这样写对吗？我试了下结果还是一样的，如果把最后5行else的内容去掉就对了，因为是边沿触发，这样只写if，不写else应该是保持前面的结果，也不会形成锁存器，应该就没问题了

zzj0329

用状态机比if else简洁吧

smarthb

小花321 发表于 2021-11-23 14:23
谢谢你的意见，请问我这样写对吗？我试了下结果还是一样的，如果把最后5行else的内容去掉就对了，因为是边 ...

你这不是verilog代码，是C语言的表达方式吧，verilog代码不是这么写的.主体代码，简写给lz做个参考：
state0  ： begin
                   if( en )  vref <= 1'bz;
                   else      vref <= 1'b0;
                   if（en） state <= state1;
                   else       state <= state0;
               end
state1   :  begin
                     state1 <= state1;
                     cnt <= cnt + 1;
                     if( cnt > 3)
                         vref <= en ? 1'b1 : 1'bz;
               end

按照lz的表述，只有初始化的时候检测一次en的状态，如果需要不定时检测，上述的状态机（状态转移条件）需要做改动。