altera fifo异常问题

fascinate_lyd

    最近做开发，使用Altera的FPGA遇到了数据传输出错问题，最后定位到fifo异常状态。            

现象表现：
      （1）fifo的empty和full在wreq=1后出现同时为高的状态；
      （2）硬件上电后小概率会出现；
        排除因素：
       （1）非上电不稳定情况，上电时间已大于1min；
       （2）非复位状态。

smarthb

根据lz的图片，可以判断例化的fifo是同一个时钟对fifo进行读写；建议lz把fifo的usedw这个参数也抓取出来，fifo的空满状态是由usedw产生的；如果fifo这部分代码的时序违规，也可能造成异常；fifo本身的运行时钟频率也是有频率限制的；