vivado 综合卡住

fengbohan1

之前综合一版大概需要3.5小时，后来 修改了代码。原来是两个pll, 现在改成了一个pll。
修改之后，综合就一直跑不完，最长的跑了两天。log 一直卡在start timing opt阶段。

我重新建立了一个工程，发现还是老样子。估计还是和代码有关。
大家有什么建议吗

1. ---------------------------------------------------------------------------------
   
2. Start Applying XDC Timing Constraints
   
3. ---------------------------------------------------------------------------------
   
4. ---------------------------------------------------------------------------------
   
5. Finished Applying XDC Timing Constraints : Time (s): cpu = 03:19:50 ; elapsed = 03:26:37 . Memory (MB): peak = 13629.738 ; gain = 11136.480 ; free physical = 747 ; free virtual = 69851
   
6. ---------------------------------------------------------------------------------
   
7. ---------------------------------------------------------------------------------
   
8. Start Timing Optimization
   
9. ---------------------------------------------------------------------------------
   
10. WARNING: [Synth 8-264] enable of latch sipmix_corei_86/gpc/\io_pvt_gate/latch_model/Q_reg  is always disabled
    
11. WARNING: [Synth 8-264] enable of latch sipmix_corei_86/gpc/\io_pvt_gate/latch_model/Q_reg  is always disabled
    
12. WARNING: [Synth 8-326] inferred exception to break timing loop: 'set_false_path -through sipmix_corei_86/gpc_dptc_ref_clk_out_lp'
    
13. 
    

复制代码

asic_service

enable of latch， break timing loop，为什么会有这些？
不该先清掉吗？

黑桃ACE

综合3.5小时？

cfly_chang

遇到这种情况先检查下告警，确认下所有的告警是否都没问题，大部分的奇怪问题在告警中都有提示，比如你贴出来的latch告警

fengbohan1

问题解决了，我是做FPGA原型验证的，代码不是我控制的。我把其中一个模块用OOC的方式综合，就没有报错。

ahmad.reda2019

thanks alot.
very helpful