assertion断言：不同读写时钟数据收发一致的问题

小花321 · 发表于 2021-11-8 17:00:32

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本帖最后由小花321 于 2021-11-8 17:07 编辑

各位大神，问题是这样的：读写时钟同频不同相，开始时，写使能有效，写入4个数据，等几个时钟周期后（不确定具体个数）（确定个数能弄出来），读使能有效，读出数据，断言写入和读出数据是一致的。
我的写法是：
@（posedge CLKW) (!WE_n,tmp1=DQ) |=>@(posedge CLKR) ##[1

] (!RE_n,tmp2=DQ,check_DQ(tmp1,tmp2);

其中check_DQ是比较读写数据DQ是否一致的函数。
问题在于：上面的断言是在最近的CLKR的上升沿断言。怎样才能在！RE_n为1以后的读时钟的上升沿断言？？
红色字体加不加仿真结果都一样。

gaurson · 发表于 2021-11-9 19:26:37

听你的描述RE_n=1的条件要优先于clkr的上升沿，是不是可以把两个条件与起来？我对断言还写的不多，只是从你的描述来推理需要的逻辑关系的话。

ppeezz · 发表于 2021-11-10 09:17:38

本帖最后由 ppeezz 于 2021-11-10 09:19 编辑

问题在于：上面的断言是在最近的CLKR的上升沿断言。怎样才能在！RE_n为1以后的读时钟的上升沿断言？？
楼主是想说RTL的行为是RE_n拉低之后一个cycle DQ才出数据吗？如果是这样，可以试试这样写：
@（posedge CLKW) (!WE_n,tmp1=DQ) |=>@(posedge CLKR) ##[1 : $] !RE_n ##1 (1,tmp2=DQ,check_DQ(tmp1,tmp2);

小花321 · 发表于 2021-11-16 09:49:54

ppeezz 发表于 2021-11-10 09:17
问题在于：上面的断言是在最近的CLKR的上升沿断言。怎样才能在！RE_n为1以后的读时钟的上升沿断言？？
楼主 ...

试了这样也不行，我换了其他方式验证，谢谢你的建议

小花321 · 发表于 2021-11-16 09:51:58

gaurson 发表于 2021-11-9 19:26
听你的描述RE_n=1的条件要优先于clkr的上升沿，是不是可以把两个条件与起来？我对断言还写的不多，只是从你 ...

我换了种方式来验证，你的建议对我的另一个问题很有帮助，还是谢谢你

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