schematic用NC-verilog 生成netlist，单管会带pin描述，而门级的cell则只是net描述，是因为什么

陪伴陪伴

如图

kk2009

instance 子模块的2的两种方式：
带端口名字的，是以端口名称映射；
不带端口名字的，是以位置映射；
如：
module EX （
     a_i,
     b_i,
     c_i,
     d_o
);
input a_i,b_i,c_i;
output  d_o;

assign d_o = a_i & b_i | c_i;
endmodule

在instance EX时，a对应a_i,b对应b_i,c对应c_i,d对应d_o:

module TOP;
reg [1:0] a,b,c;
wire [1:0] d;
......
EX u0_ex (.d_o(d[0],.a_i(a[0]),.b_i(b[0]),.c_i(c_[0]));// 端口名字映射，跟端口的位置无关
EX  u1_ex(a[1],b[1],c[1],d[1]);//位置映射，跟位置是相关，这样的顺序才能保证a->a_i,b->b_i,c->c_i,d->d_o

.....

陪伴陪伴

kk2009 发表于 2021-11-4 05:21
instance 子模块的2的两种方式：
带端口名字的，是以端口名称映射；
不带端口名字的，是以位置映射；

谢谢您的回复，解答的很详细，不过还有一个疑惑，就是该如何做才能把cell输出的netlist带有pin描述呢

陪伴陪伴

顶。。。。。

强风吹拂

楼主解决了吗

陪伴陪伴

强风吹拂 发表于 2023-10-9 17:05
楼主解决了吗

在setup里设置里把netlist提取改为symbol就可以了