sonysys pcie ctrl 在fpga上验证，Xilinx fpga phy接口问题

gujian

在VU440上做sonypsys PCIe Controller的FPGA验证，调用Vivado2019.1生成PCIe PHY IP.有以下两个问题，请大神们帮忙看一下，多谢！

1、phy配置为gen3 , phy_txdatak[1:0]固定为2bit，phy_txdata[31:0]固定为32bit。phy_txdatak不是按byte对应的。

2、Controller为sonypsys gen4，mac_phy_txdatak[7:0]为2bit，mac_phy_txdata[63:0]为64bit。mac_phy_txdatak是按byte对应的。

3、请问对接时phy_txdatak怎么处理，有用过的大神解惑一下呀？

wang21202

手册上FPGA最大只能跑到125MHZ

totuwei

per lane就用2bit对接即可，PHY可以配置成gen4，data是64bit

gujian

totuwei 发表于 2021-11-9 14:29
per lane就用2bit对接即可，PHY可以配置成gen4，data是64bit

嗯，这个疑惑解决了。

因为gen1/2 fpga phy是只用16bit txdata，所有对应的txdatak也固定为2bit了。
gen3/4没有用txdataK这个信号，所有在gen3/4下不是按byte对应txdata也没有关系

innovation

gujian 发表于 2021-11-15 16:17
嗯，这个疑惑解决了。

因为gen1/2 fpga phy是只用16bit txdata，所有对应的txdatak也固定为2bit了。

所有更新问题最新进展或最终解决方案的题主都是好样的。论坛不仅仅是人人为我，更重要的是我为人人。

wang21202

GEN1跑多少MHZ呢，125MHZ，还是62.5MHZ，如果是125MHZ，DMA这个时序很难做下来啊，这个问题大家怎么解决的呢

指点江山

wang21202 发表于 2022-9-5 23:39
GEN1跑多少MHZ呢，125MHZ，还是62.5MHZ，如果是125MHZ，DMA这个时序很难做下来啊，这个问题大家怎么解决的 ...

我最近也在做dw pcie+xilinx fpga phy。dma时序修不过。我现在考虑将100M pcie参考时钟降低到50M，但现在链路训练就不通过了。

请问您如何解决dw pcie dma时序问题的？

wang21202

指点江山 发表于 2024-8-26 15:21
我最近也在做dw pcie+xilinx fpga phy。dma时序修不过。我现在考虑将100M pcie参考时钟降低到50M，但现在 ...

需要采用更先进工艺的FPGA,我们在10年的FPGA卡上采用GTH降频62.5变位宽（32）的办法，不是特别好。建议采用目前主流FPGA，时序不是问题，125Mhz gen1轻轻松松。

指点江山

wang21202 发表于 2024-11-7 22:58
需要采用更先进工艺的FPGA,我们在10年的FPGA卡上采用GTH降频62.5变位宽（32）的办法，不是特别好。建议采 ...

我这pcie 1.0 dma 125M也过了。但是pcie 2.0 edma 250M，一直过不了。

xilinx pcie2.0也不支持增加位宽来降低250M。不知道如何搞了

荒漠小草

指点江山 发表于 2024-11-8 10:11
我这pcie 1.0 dma 125M也过了。但是pcie 2.0 edma 250M，一直过不了。

xilinx pcie2.0也不支持增加位宽 ...

请问你是怎么解决的？我fpga想实现gen2x2，但是跑出来fpga bit后，不能保证每次都link到gen2x2, 会掉到gen1x2，或者gen2x1。初步怀疑是不是每次fpga版本的pcie phy ip和dwc ctrl的布局位置有关系？