assertion断言两个信号边沿之间延时的问题已解决

小花321 · 发表于 2021-11-2 16:16:11

A1985 发表于 2021-11-2 09:35
没有同步不同步，assert随便。。。用@（posedge sig1)(1，t1 = $time） |-> @(posedge sig2) (1,check_time ...

谢谢，你的方法给我提供了思路，问题已解决

anpengfei · 发表于 2021-11-2 19:07:31

可以这样啊，学到了，涨知识了

飞翔的马甲 · 发表于 2021-11-4 09:20:52

年轻的韭菜发表于 2021-11-2 13:52
有多影响效率，你统计过吗？

以前有同事统计过，具体数据忘记了，当然也跟你的断言数量有关系。所以我干脆就不使用断言了，interface里面信号x态检查的断言除外。

iNostory · 发表于 2021-11-6 11:49:18

学到了

muscle祥 · 发表于 2021-11-8 14:27:15

ppeezz 发表于 2021-11-2 13:48
二楼说法是错误的，三楼是对的，sv 2012 版本的LRM对multi-clock有了很强的支持
具体代码如下：

学习了，谢谢

[求助] assertion断言两个信号边沿之间延时的问题已解决