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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › writing testbench using systemverilog
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楼主: hahalucky

writing testbench using systemverilog

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kelvinkkk
发表于 2010-6-26 10:34:50 | 显示全部楼层
强烈需要
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yizhibi01022
发表于 2010-6-29 20:44:23 | 显示全部楼层
谢谢分享
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acer1128
发表于 2010-7-1 10:58:33 | 显示全部楼层


Maybe helpful for somebody
hahalucky 发表于 2007-12-24 11:26

                               
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Thx.
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yanchusheng
发表于 2010-9-24 14:13:00 | 显示全部楼层
henhaohanhao

    henhao
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axz666axz666
发表于 2011-5-29 01:53:53 | 显示全部楼层
相当的全和详细
学习formality不可多得的好东西
thanks for sharing
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wj_godhelpme
发表于 2011-6-1 12:40:03 | 显示全部楼层
tttttttttttttttt
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lainbest
发表于 2011-8-5 19:51:14 | 显示全部楼层
谢谢分享，找了好久了
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alex_wing
发表于 2011-8-10 15:51:08 | 显示全部楼层
是synopsys的吗？如果是的话就不错了
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fenghu200132030
发表于 2011-9-6 08:31:06 | 显示全部楼层
谢谢共享
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xmf6227
发表于 2011-9-10 23:58:23 | 显示全部楼层
thank you!
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