画SRAM的译码电路的时候发现了无法理解的问题。

siqiyang · 发表于 2021-10-12 20:56:17

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电源电压是5V，但是在地址依次递加的过程中发现或非门串联的PMOS中电压开始上升，最高到5.7V超过了MOS管Vds的Max值。完全无法理解PMOS的Vds为什么会随着Gate的控制信号变化而提高超过电源电压。求大佬解释~~~~谢谢大佬们

siqiyang · 发表于 2021-10-12 20:58:49

发现随着A0,A1,A2的依次开关，4个PMOS之间的电压会阶梯型上升，超过5.7V，不知道到底是什么原因。

老尤皮 · 发表于 2021-10-12 21:36:26

这很好理解。输入端的波形从低电平变成高电平的过程中，输入信号会通过晶体管寄生的cgs或者cgd耦合到晶体管的源端或者漏端，如果源端或者漏端正好是一个高阻节点，那么耦合过去的信号不能消散掉，在这个高阻节点上就会出现一个高电压

siqiyang · 发表于 2021-10-12 22:31:16

老尤皮发表于 2021-10-12 21:36
这很好理解。输入端的波形从低电平变成高电平的过程中，输入信号会通过晶体管寄生的cgs或者cgd耦合到晶体管 ...

谢谢大佬解答，如果这种问题该怎么解决呢？不用或非门而用与非门来设计译码器嘛？

siqiyang · 发表于 2021-10-13 09:28:05

有没有好心的大佬能说一下怎么解决这类问题啊~

老尤皮 · 发表于 2021-10-13 19:13:19

siqiyang 发表于 2021-10-12 22:31
谢谢大佬解答，如果这种问题该怎么解决呢？不用或非门而用与非门来设计译码器嘛？
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与非门内部也会存在高阻节点，也会存在这个问题
我能想到的唯一的解决方法是降低电源电压

[求助] 画SRAM的译码电路的时候发现了无法理解的问题。