关于AMS仿真，用verilog A编写的模块出错

江上飘来 · 发表于 2021-10-11 20:44:14

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错误如图所示。
我用spectre放着的时候，红框所示的verilog A模块是正常的，并没有提示错去，为啥到了AMS就会有错误？
大家有没有遇到此类问题？求指教~

调皮捣蛋 · 发表于 2023-3-18 23:35:48

我的veriloga也是单独跑好的，到AMS就报错：internal parse error，错误显示在最后一行，也就是endmodule附近，不清楚怎么一回事

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