关于generated clock与master clock之间的setup hold互卡

dyhikstor

时序报告如图所示 CMD_SCK 周期10  CMD_MEM_CLK为其2分频 U_MARM_SOC/U_MARM_128MB_1是模拟模块 lib要求setup hold 均为1.2 路径属于in2reg ping现在critical path hold slack 为-1.27ns（LT corner） 而setup slack为1.31ns （WCL corner)
请问该如何处理这种路径 两个疑问：1 按道理来说倍频时钟应该是同步时钟 需要检查时序 但这种路径 还是比较特殊 setup hold time太大 需要设成异步时钟么？
                2 为什么 WCL下 CMD_SCK的fall edge为15 而不是10 ？

你大爷的春天

1.这种是同源的check ,需要set_mulit_cycle 设定，看是快到慢，还是慢到快
2.你现在看到的setup 和hold check,是工具自己推断的，是假的，所以你才会看到fall check rise

zhaop

可能是慢时钟采快时钟，容易产生hold违例，sdc需要设置multicycle

dyhikstor

zhaop 发表于 2021-10-11 10:40
可能是慢时钟采快时钟，容易产生hold违例，sdc需要设置multicycle

应该和这个没关系吧 感觉是时钟沿采集的问题 setup检查时应该也是rise edge 10ns 才对吧 不应该是fall edge 15ns吧

dyhikstor

你大爷的春天 发表于 2021-10-11 17:44
1.这种是同源的check ,需要set_mulit_cycle 设定，看是快到慢，还是慢到快
2.你现在看到的setup 和hold che ...

约束语句如下：
set_multicycle_path 3 -setup -start -from [get_clocks CLK1] -to [get_clocks CLK2] 发射沿后移3个周期。
set_multicycle_path 2 -hold -from [get_clocks CLK1] -to [get_clocks CLK2] 发射沿前移2个周期。
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是这种对吧 明白你的意思了 这应该在综合里就应该设上 属于快到慢
另外2楼上说的也是这个意思 是我没理解 抱歉

dyhikstor

dyhikstor 发表于 2021-10-11 14:42
应该和这个没关系吧 感觉是时钟沿采集的问题 setup检查时应该也是rise edge 10ns 才对吧 不应该是fall ed ...

还有个问题 我的是2分频 新增了mutilcycle path
set_multicycle_path 2 -setup -start -from [get_clocks CLK1] -to [get_clocks CLK2] 发射沿后移2个周期。
set_multicycle_path 1 -hold -from [get_clocks CLK1] -to [get_clocks CLK2] 发射沿前移1个周期
为什么 CLK1（CMD_SCK)  还是fall edge 5 呢 这样有问题么 不过时序上应该没问题了