对高压LDMOS的结构中高压NWELL的疑问

bimm · 发表于 2021-10-6 20:10:15

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如题，先上图。

上图为工艺厂提供的12V，NLDMOS截面图。
首先想问下各位大佬这个HVNW是深N阱吗？
最近项目上在做一个6A输出电流的buck，使用的就是上图的管子做开关管，
问题是下管的D端负过来的时候感觉这个隔离上会有少子注入，
而这个管子的HVNW并没有接电位的欧姆孔，感觉并不能形成隔离。

然后第二个问题是，如果目前的结构不能解决少子注入的问题的话，可以通过怎样的处理来降低少子注入带来的风险（目前换工艺的可能性不大）。

peterlin2010 · 发表于 2021-10-6 20:43:48

本帖最后由 peterlin2010 于 2021-10-6 20:47 编辑

下管的D端负过来的时候感觉这个隔离上会有少子注入
=>
如果你说D  端会负电压  ?? ,
  PSUB =0V

那当然会流 P-sub --> Drain 负电压 ..


deep N-well 跟HVNW 不同的..
HVNW -> high volt breakdown

deep N-well  -> RF design

neonato · 发表于 2021-10-8 00:34:10

作为续流下管的话，PSUB跟source/bulk应该都接地。电感拉电流，沟道没打开的时候，bulk/sub与hvnw的junction同时导通，不会有其他漏电问题。对于防止LU的话，跟上管隔开足够距离，并且多加pickup ring即可。

ybhsu2008 · 发表于 2021-10-8 12:51:08

Drain是与HVNW相连的，被四周的HVPW和P-sub隔离形成一个N-的pool，作为NLDMOS的Drain。Drain已经形成了欧姆接触。

bimm · 发表于 2023-11-13 17:29:43

neonato 发表于 2021-10-8 00:34
作为续流下管的话，PSUB跟source/bulk应该都接地。电感拉电流，沟道没打开的时候，bulk/sub与hvnw的junctio ...

感谢大佬回复

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