关于SAR ADC 逻辑电路介入后比较器前波形不正常的问题

alex.gaoding · 发表于 2021-10-5 06:37:04

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各位大哥，小弟最近第一次做SAR ADC， 4MPS/S, 最传统的那种架构，练练手用的。我的问题是，单独测试的时候逻辑电路的输出和VerilogA写的逻辑电路的输出是一样的，数字信号也能重建输入的模拟信号，可是接入到电路里就不对了，下面是在比较器前的波形图比较，左边的使用VerilogA时候的比较器前输入波形，右边是接SAR logic电路的波形，怎么会幅度大于信号幅度呢？也没有最后趋近Vcm，不知道是什么原因，我也查看了在这个条件下，比较器的输出接到Verilog SAR logic的输入产生的比特控制码和SAR LOGIC的电路产生的比特码是一样的。。。所以逻辑电路没问题？目前还是所有元件都是schematic，不知道还有什么别的原因导致这个问题。谢谢各位大佬了。

spartan313 · 发表于 2021-10-5 10:22:50

你这种overshot导致电荷分配已经不对了你先降速到500k 看看，如果左右都一样查查是不是buffer驱动力不够

老尤皮 · 发表于 2021-10-5 15:03:49

不收敛，就顺着信号链查嘛。根据CDAC的极性，先看看比较器有没有比对，再看看传到数字逻辑里的值对不对，再看看CDAC是不是朝着正确的方向切换了。你的波形图里，很明显能看出来，有那么几次CDAC朝着错误的方向切换了

alex.gaoding · 发表于 2021-10-7 14:03:22

geo24 发表于 2021-10-5 10:22
你这种overshot导致电荷分配已经不对了你先降速到500k 看看，如果左右都一样查查是不是buffer驱动力不够 ...

谢谢建议哈，我这两天都尝试了还是不对，不给输入信号的时候逻辑没有问题，也没有overshoot，驱动也改成理想的了。给了输入信号之后，就不对了，电荷分配也不对了。。

alex.gaoding · 发表于 2021-10-7 14:05:20

老尤皮发表于 2021-10-5 15:03
不收敛，就顺着信号链查嘛。根据CDAC的极性，先看看比较器有没有比对，再看看传到数字逻辑里的值对不对，再 ...

我查了，发现不给输入信号的时候逻辑没有问题，也没有overshoot。给了输入信号之后，就不对了，电荷分配也不对了。。看了timing，感觉没有问题啊，先来后到都很清楚啊。。。因为是前仿，电容值也改小了，速度也降了，可是好像没啥区别，这是什么鬼

老尤皮 · 发表于 2021-10-7 16:12:29

alex.gaoding 发表于 2021-10-7 14:05
我查了，发现不给输入信号的时候逻辑没有问题，也没有overshoot。给了输入信号之后，就不对了，电荷分配 ...

不是timing的问题，那就看看信号正负极性的问题。你给的波形图里，明显能看出来有几次CDAC朝着错误的方向切换了，这要么是比较器比出来的结果是错的，要么是数字逻辑输出出来的高低电平是错的

spartan313 · 发表于 2021-10-8 11:06:27

楼上说的对你可以固定一个输入不用sin波形看看你的sar 用理想的和实际的有什么差别记得verilogA 和实际的用一个cell 只是不同的view 你在config里面切换这样可以保证所有的环境变量是一样的

dc33912345 · 发表于 2023-8-22 15:56:45

请问您解决了吗？是怎么解决的呢

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