传输门漏电问题，求大佬

shenao3000 · 发表于 2021-9-22 15:22:26

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这个问题是这样的。。。
我在仿真中发现，我有一个128选1的传输门 MUX结构，当选通某一个BL时（小弟做的存储阵列）其他剩余未选通的127个传输门都在漏电，且电流是从衬底端漏走的。
我重新搭建电路，用spectre 进行前仿发现这个漏电流（未选通支路）和我选通了那一路支路的寄生电容有关。。。有点想不通。这俩毫无关系为啥会导致未选通的传输门漏电。还往衬底漏。跑DC加相同电压是没有漏电情况的。
有没有大佬帮忙分析一下是咋回事

zaowulanyin · 发表于 2021-9-22 15:29:46

寄生电容为啥影响漏电。。有图么

hitzhabc · 发表于 2021-9-22 15:30:15

你关注的电流多大fA还是pA？注意gmin会产生漏电流，默认的是pA级的。

spartan313 · 发表于 2021-9-22 16:46:38

lvt device吗

shenao3000 · 发表于 2021-9-22 17:01:37

geo24 发表于 2021-9-22 16:46
lvt device吗

RVT的。关键是DC不漏电啊，而且往衬底漏电

shenao3000 · 发表于 2021-9-22 17:05:27

spartan313 · 发表于 2021-9-22 17:14:48

shenao3000 发表于 2021-9-22 17:01
RVT的。关键是DC不漏电啊，而且往衬底漏电

leakage current 不应该看 tran 吗， sw close 的时候看time domain下的

spartan313 · 发表于 2021-9-22 17:15:34

L 取值多少， L 取大一些

bo_feng · 发表于 2021-9-22 17:34:10

GBL电压是多少？VCC是多少？

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