calibre LVS layout提取的结果有误【已解决】

C_Spectator

【已解决】calibre LVS的bug吧，我把模块差分输出输出的端口在schematic里分别互换了下（因为电路完全对称，相当于没有变化），LVS就能通过了……

如图1显示，我们看XI62/X2/XM0这个器件，这个器件下的schematic线的对应我验证了是没有问题的，但layout里的线全是错的。追了下layout里的这个器件发现，它把layout里差分对称的另一个器件拿来做比较了，实际连接正确的应该是差分输入对管里的另一只，但LVS比较时却挑了layout里错误的另一只。
layout里连线我也确认过了是没有问题的，但就是layout被比较时选择的错误的layout里的管子，导致了errorr。
求助大神们，有遇到过这样的问题么？这个迷之问题要怎么解决下呢？

yuxidaliumang

应该是差分对称的管子某一端接反了，可以把gate换着接一下试试，万一对了呢

spartan313

说点题外话：你这个版图画的有点空 可以适当紧凑些

C_Spectator

   

yuxidaliumang 发表于 2021-9-22 13:35
应该是差分对称的管子某一端接反了，可以把gate换着接一下试试，万一对了呢 ...

管子在版图上的连线逐线检查过，只要LVS对比layout里的的管子互换，啥问题都没有

C_Spectator

   

geo24 发表于 2021-9-22 14:41
说点题外话：你这个版图画的有点空 可以适当紧凑些

蟹蟹提醒。但都是满足DRC的最小间距了，尽力了

yuxidaliumang

   

C_Spectator 发表于 2021-9-22 15:28
管子在版图上的连线逐线检查过，只要LVS对比layout里的的管子互换，啥问题都没有 ...

那我就不知道了

cadencer

有线接反了，这个你得自己检查

C_Spectator

谢谢大家的回答。
绝了，我把schematic里的差分输入，差分输出端口都换了个过，就通过了……

spartan313

   

C_Spectator 发表于 2021-9-22 15:29
蟹蟹提醒。但都是满足DRC的最小间距了，尽力了

看着nwell , psub 这些都是单独的， 你这些管子的bulk 都是单独的电位吗？